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我们这些在 Sagem DS 工作的开发人员已设计出一种技术，能够让 FPGA 设计人员以极快的速度完成部分重配置工作。我们使用赛灵思 ML507[1] 开发板来测试、验证解决方案和测量时序。一般情况下该开发板由一片Virtex®-5 FPGA（XC5VFX70T-FFG1136）、一片CPLD（用作路由组件）和两片XCF32P 存储器（赛灵思平台闪存）组成。

MICROBLAZE 与硬件解决方案的对比
在许多技术文档中，部分重配置 (PR)技术使用像 MicroBlaze® 这样的内部控制器或外部处理器。根据具体的配置，在 FPGA 内实现处理器需要占用开发时间，消耗大量的器件资源。同样，使用外部处理器会增加成本，占用电路板空间。另外，像 PLB 或 AXI 这样的总线存在时延，这样会延长重配置时间。

基于上述种种原因，我们采一款基于小型状态机的纯硬件解决方案，并采用内部配置访问端口 (ICAP) 接口加载比特流。这种方法具有多种优势：不存在时延，这种方法基本不占用资源（在 FPGA 上占用的查找表不足300 个），而且设计人员可以优化部分重配置的时序。

开发流程概览
从 VHDL 概念到比特流和部分比特流的创建，除了没有嵌入式处理器，我们的纯硬件部分重配置流程与赛灵思辅导教程、用户指南[2] 和应用指南中介绍的一般流程一样。用户必须在PlanAhead™ 中定义可重配置区域（RP），并为每个区域导入可重配置模块（RM）。对于所有的configuraTIonruns 静态逻辑都可以从以前跑出的runs 导入。

1747-L543  · 成就客户—我们致力于每位客户的满意和成功。
· 创业创新—我们追求对客户和公司都至关重要的创新，同时快速而高效地推动其实现。
· 诚信正直—我们秉持信任、诚实和富有责任感，无论是对内部还是外部。 
· 多元共赢—我们倡导互相理解，珍视多元性，以视野看待我们的文化。
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联系人：欧工
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